国家标准计划《芯粒互联接口规范 第4部分：基于2D封装的物理层技术要求》由 TC599（全国集成电路标准化技术委员会）归口 ，主管部门为工业和信息化部（电子）。

主要起草单位 中关村高性能芯片互联技术联盟 、深圳海思半导体有限公司 、中国电子技术标准化研究院 、北方集成电路技术创新中心（北京）有限公司 、盛合晶微半导体（江阴）有限公司 、清华大学 、北京大学 、福建省电子信息集团 、江苏长电科技股份有限公司 。

大数据、云计算和AI以及泛在计算带来计算产业革新，并对大算力芯片在速率、密度、时延、功耗、成本等方面提出了更高要求。

受摩尔定律放缓影响，单芯片算力的提升逼近极限，先进工艺成本越来越高，芯片良率随着芯片面积变大而急剧降低，导致芯片成本剧增。

Chiplet为高性能芯片和高算力网络提供了新的技术路径，它通过高带宽互联接口和先进封装，将多个裸芯片或集成的裸芯片集成为一个更大的芯片或系统，兼具高性能和低成本优势，是后摩尔时代支撑计算产业发展不可或缺的关键技术。

据国际研究机构Omdia预测，2024年Chiplet的市场规模将达到58亿美元，2028年将超过160亿美元，并将持续快速增长。

中国大陆在封装领域具备良好基础，在国内龙头企业的带领下，已经实现了Chiplet工程能力，并实现了Chiplet芯片规模量产，与国际上集成电路优势国家处于同一起跑线上。

通过发展Chiplet，带动体系创新和产业链垂直整合，是我国集成电路产业崛起的重要抓手。

为了实现封装内不同供应商、不同功能、不同工艺节点的芯粒间高速互联互通，需要制定统一的“芯粒互联接口规范”，供Chiplet产业链各环节厂商参考，进行相应的产品开发。

2024年2月4日国家标准化管理委员会印发《2024年全国标准化工作要点》。

其中，将“芯粒互联接口”标准研制作为“加快构建集成电路设计、制造、封测等全产业链标准体系”的重点之一。

本标准项目将聚合产业链关键企业及研究机构的技术积累和实践经验，制定满足行业需求、有竞争力的Chiplet互联接口标准，支持我国Chiplet技术产品化、产业化，牵引构建Chiplet全要素产业优势，打造自主可控的芯粒产业生态。

《芯粒互联接口规范》计划分为如下5部分： ——第1部分：总则； ——第2部分：协议层技术要求； ——第3部分：数据链路层技术要求； ——第4部分：基于2D封装的物理层技术要求； ——第5部分：基于2.5D封装的物理层技术要求。 定义了基于先进封装的芯粒间点对点互联的分层架构、协议适配层、数据链路层、物理层及相关层间接口进行定义，主要包括互联的数据帧结构、流量控制机制、数据错误处理机制、低功耗控制、初始化及训练流程、物理层电气规范、冗余机制、接口物理布局等内容。 本项目为《芯粒互联接口规范》的“第4部分：基于2D封装的物理层技术要求”，定义了基于2D封装的物理层初始化及训练流程，物理层电气规范，冗余机制，接口物理布局，低功耗控制等内容。