国家标准计划《宇航用集成电路内引线气相沉积保护膜试验方法》由 TC425（全国宇航技术及其应用标准化技术委员会）归口，TC425SC2（全国宇航技术及其应用标准化技术委员会宇航电子分会）执行 ，主管部门为国家标准化管理委员会。

主要起草单位 北京微电子技术研究所 。

在集成电路内部引线密度大幅提升之前，电路规模较小，按照相关标准进行器件级、板级等可靠性考核，在经历振动加电试验时，未发生键合丝碰丝、短路等问题。

而随着国内航天型号装备需求提升，CPU、SoC等朝着高性能、低功耗、小型化方向发展，电路内部键合丝数量、I/O端口增多，封装密度不断提高。

集成电路单芯片内引线层数达到4层以上，引线数量接近千线，并且出现了3D芯片叠层封装结构，其内引线层数达到8层以上。

电路内部键合丝密度的提高与结构更加复杂，进一步导致键合丝跨距增大、间距缩小。

曾发生高密度SoC电路在板级强力学环境考核过程中，发生键合丝熔断的情况，经高速摄像观测振动过程中键合丝情况，确认是由于键合丝碰丝导致短路。

大幅提升集成电路内部引线密度后，无法满足相关标准中振动加电考核的要求，是在技术提升过程中发生的新问题。

因此，为保证集成电路能够满足相关考核要求，避免内引线在经历振动加电考核过程中发生碰丝、短路的问题，提出了将气相沉积保护薄膜的工艺创新地应用于集成电路内部，实现内部引线间的相互绝缘。

但是，目前相关标准均未对集成电路气相沉积保护薄膜的考核作出具体要求，一般均按照常规标准要求进行考核，缺乏针对性，这就导致通过常规考核的电路无法通过板级的考核要求。

因此需要制定考核方法，明确电路应经历的考核试验。

航天772所采用气相沉积保护薄膜的电路可以满足强力学环境加电考核的要求，并且该工艺已应用于数十款国产航天用器件。

基于气相沉积工艺的成熟应用经验，在总结数十年应用过程的可靠性数据积累，制定宇航用高密度键合引线保护薄膜试验方法，将该项工艺及其考核方法形成较高水平的标准。

本项标准项目，针对集成电路气相沉积保护薄膜工艺方法与考核方法进行研究，制定集成电路封装需要进行气相沉积保护薄膜的依据及判断方法。制定采取气相沉积工艺的电路应进行的考核内容，包括强力学加电可靠性评价、气相沉积保护薄膜材料考核、电路可靠性考核等相关内容，形成的标准将适用于陶瓷封装的单芯片集成电路、多芯片集成电路、混合集成电路的内部绝缘防护。同时明确了绝缘防护后，可靠性考核试验采用的设备、试验原理、方法与程序进行规范与要求。 我所基于近十年集成电路气相沉积保护薄膜技术研究积累以及应用成果，充分结合高可靠领域广泛需求，结合现行通用标准与电路结构特殊性，借鉴行业、企业标准要求，新增、完善气相沉积保护薄膜工艺后的考核方法。标准主要包括高密度引线键合封装定义、强力学环境可靠性评价以及气相沉积后电路的考核要求，其中考核要求中包含内部目检、外部目检、电学绝缘能力考核、键合强度、稳态寿命、温度循环、热冲击等试验要求。